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马来西亚严重缺少 scientist 吗?

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楼主: PenangTengLang       显示全部楼层   阅读模式

发表于 21-5-2009 11:43 AM | 显示全部楼层

回复 259# PenangTengLang 的帖子

high k material过了45,32nm都大概已经quite stable了吧?? intel 用hafnium gate oxide... ibm也是一样吗??有做关于silicon optical integration的研究吗???现在silicon design已经进入L band region..不久将来,Tera bit/sec.. optical interconnect看来是迟早的事了。。

[ 本帖最后由 sunyat99 于 21-5-2009 03:07 PM 编辑 ]
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发表于 21-5-2009 02:19 PM | 显示全部楼层
Penang兄,你是作low k dielectric for interconnect..
high k gate oxide也作吗?还是有严格的“分工”?

semiconductor 的creative destruction很厉害。。
我作过metal etch (也作过poly etch),etch Al..之前很多metal layer..
先进的fab,damascene成主流后,Al layer就很少了,也许只剩1 layer..

sunyat兄是optical interconnect专家。。成主流后,现在的interconnect也没有
了。哈哈,大家又要转换跑道了。。

这篇不错。。IBM 28nm metal gate..hafnium-based material.
link
竟然有在youtube..大家可以看看wafer, interconnect, gate等是怎样的。。
IBM Alliance 32nm high k metal gate
http://www.youtube.com/watch?v=Oek4ilSsv5M
不知他们在那一个fab作研究。。

Intel metal gate:
http://www.youtube.com/watch?v=CE5lHbUBDhQ&feature=related

[ 本帖最后由 flyingfish 于 21-5-2009 02:24 PM 编辑 ]
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发表于 21-5-2009 03:12 PM | 显示全部楼层

回复 262# flyingfish 的帖子

也不是那样啦。。两者必须同时共存。。。optical interconnect 应该是for global net routing....for local net, optical interconnect并没有太大的advantage... optical 最主要的帮助就是解决long wire inductance 问题。。。这点,short local net 还可以assume to be RC network instead of transmission line....

[ 本帖最后由 sunyat99 于 21-5-2009 03:14 PM 编辑 ]
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发表于 21-5-2009 07:13 PM | 显示全部楼层
原来如此。。是不是有intrachip,也有on-chip ?

刚大概看了一下:
http://people.ccmr.cornell.edu/~ ... tical-Interconnect.
pdf

噢,还有用dielectric waveguide..。。只是metal没有了。。

creative destruction是正常的,要进步只能如此。。
我自己的metal etch换不同的gas (plasma)来etch也换了几次了。
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发表于 22-5-2009 02:53 AM | 显示全部楼层

回复 264# flyingfish 的帖子

没有用intra chip的term....我想intra chip就是指on chip吧。。on chip的意思就是on die... 我想optical interconnect比较关键的是如何reduce photo detector output capacitance....因为transceiver performance可以 scale...可是photo detector应该不是那么容易scale的吧。。。这点就要靠你跟槟城佬在process tech帮我们解决咯。。。
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发表于 22-5-2009 10:24 AM | 显示全部楼层
之前搜索了。。产业界用词蛮松的。。也有用intra-chip..
不知intra-chip和on chip如何分别。。

http://www.ee.ucl.ac.uk/~ong/publications/papers/ong0053.pdf
哇,也有inter-chip, inter-board optical interconnect...

不过也有可能这些是旧的名词不用了。。paper是1988。。

这optical interconnect已integrate去CMOS process了吗?
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发表于 22-5-2009 10:43 AM | 显示全部楼层

回复 266# flyingfish 的帖子

目前还没有展示整个on chip prototype..不过intel好像有能力将optical waveguide , ring resonator, photodetector 等等植入cmos process...

那个是80年代。。。当时100MHz已经是very high speed了。。呵呵。。 不过没想到人类还是将传统的interconnect push到GHz range...快到瓶颈了。。
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发表于 22-5-2009 03:09 PM | 显示全部楼层
转一转话题
jim_bbq, UK是不是在欧洲最多research funding的国家。那么,也提供最多奖学金给外国研究生吗?你晓不晓得其他欧洲的情形?好像瑞士的科研也很有钱,对吗?
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发表于 22-5-2009 05:01 PM | 显示全部楼层
我也有兴趣知道 EU 和 US 的 funding 情况。。。EU 由多国组成,资源又怎么分配呢?
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发表于 22-5-2009 06:09 PM | 显示全部楼层

回复 268# formosa 的帖子

觉得英国是在欧洲对外国人最开放的。
研究生(phd students)方面,UK的最好命 .
在欧洲大陆多数国家phd students必须教很多小时的书,
往往整个phd花上5-6年。UK大学对Phd students
非常好。100%research,如果你要的话,也可以选择
教书。

至于funding 方面,我不知道UK是否funding最多。
英国EPSRC (http://www.epsrc.ac.uk/)最近丢进了
很多很多钱培养phd students,好像要一年培养
5000在physical sciences的phd

德国的大学和industry关系非常密切。而UK的大学
多数从政府要钱。

不过欧洲就有EU funding。
我个人还没有经验,但EU funding一定至少要有2个不同
的国家的collaborators。听说有些funding是依照国家的大小。
我知道的不多,查看
http://erc.europa.eu/

还有这个网站可以帮你找collaborators
http://www.ideal-ist.net/Countries/FR/PS-FR-3212
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发表于 22-5-2009 10:12 PM | 显示全部楼层
哇!!天才
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楼主
 楼主| 发表于 25-5-2009 12:59 PM | 显示全部楼层

回复 262# flyingfish 的帖子

low k 或 high k 我都研究。
不过,不是研究如何制造,而是研究fracture and failure的基础和原则。
研究materials structure跟fracture的关联等等。
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楼主
 楼主| 发表于 25-5-2009 01:01 PM | 显示全部楼层
我觉得不能比拉。
主要是看你在那一界的地位。
地位高则钱多,低则可怜到买printer ink的钱都没有。
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发表于 25-5-2009 01:29 PM | 显示全部楼层

回复 273# PenangTengLang 的帖子

哇,两样都作,佩服佩服。。

是研究mechanical defect对electrical properties的影响吗?
有空多分享。。

semiconductor int'l有special report on Global Foundries
http://www.semiconductor.net/enewsletter/CA6659632/3572.html
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发表于 25-5-2009 01:30 PM | 显示全部楼层

回复 273# PenangTengLang 的帖子

就很像metal fatigue。。。也应该是你的plate罢??temperature and voltage stress等cycle activities 都有可能导致metal failure...我不是material/mechanical的。。不过在design review的时候。。都有看到material的人在Present。。。可见一个项目的成功,其团队是要有各种不同 field 的人组合一起。。。我们design 的时候都需要你们provide device/interconnect aging model...  得空跟我们分享下deep submicron会碰上的各种reliability issues..比如nbti, hot e carrier等等。。
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发表于 25-5-2009 01:34 PM | 显示全部楼层
原帖由 PenangTengLang 于 25-5-2009 01:01 PM 发表
我觉得不能比拉。
主要是看你在那一界的地位。
地位高则钱多,低则可怜到买printer ink的钱都没有。


偶尔也会发生牛人被cut budget或是funding proposal被推的事件。
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发表于 25-5-2009 02:15 PM | 显示全部楼层

回复 275# flyingfish 的帖子

这个肯定的..好像device gate voltage stress, temperature stress, frequency stress都会影响 transistor threshold voltage... 这个 BTI就对analog circuit非常的不利。。。因为只要有constant bias voltage stress... transistor threshold voltage 就会increase... 其结果就是device drive strength reduction....这是从一个designer  point of view...呵呵。。
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发表于 25-5-2009 03:04 PM | 显示全部楼层

回复 278# sunyat99 的帖子

我再看了penang兄所写的。。
很可能没作electrical stress & characterization..
作的是mechanical..correlate回structure...。。不知具体如何作。

hot carrier读过。。哇,NBTI我没听过。。迟点搜索来看看。。
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发表于 25-5-2009 03:24 PM | 显示全部楼层

回复 279# flyingfish 的帖子

这些temperature and voltage stress 也是种mechanical cycle activity罢。。。想象在-180degree C 到125 degreeC。。material一直膨胀收缩的。。都会导致metal fatigue。。当然这些BTI等现象的解释是由于high voltage creates high energy holes bomard interface then create positive charge at gate..and shifting threshold voltage... 感觉上应该多多少少也是有关的瓜??可能叫electro-mechanical behavior??哈哈哈。。。 我不是process guy...知道的也是从他们的presentation里得来。。。
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发表于 25-5-2009 05:23 PM | 显示全部楼层

回复 279# sunyat99 的帖子

sunyat兄。。
你的太空chip的testing应该是最极端最stringent的。。
厉害。。这样的温度。。
有空多分享。。

有没有什么太空chip..testing standard..?
军方的好像有MIL什么什么的。。太空chip是用这std吗?还是有更高规格?
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